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ALTERA QUARTUS II V3.0 FOR PCS 英文光碟正式版

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ALTERA QUARTUS II V三.0 FOR PCS 英文光碟正式版


商品名稱: ALTERA QUARTUS II V三.0 FOR PCS


商品分類: 電子、電機、電信應用軟體



語系版本: 英文光碟正式版


運行平台: FOR WIN 九X/WIN ME/WIN NT/WIN 2000/WIN XP/WIN 200三


更新日期: 200三-0八-22


熱門標籤: PCS
II
QUARTUS
ALTERA



內容介紹





QuartusII design 是最高級和複雜的,用於system-on-a-programmable-chip (

SOPC)的設計環境。 The QuartusII design 供给美满的 timing closure 和

LogicLock這類基於模組的設計流程。QuartusII design是独1一個包括以 timing

closure和基於模組設計流程為底子特徵的programmable logic device (PLD)的軟

體。 Quartus II 設計軟體改進了违抗、降职了弁鄔吽B解決了潛在的設計延遲等

,在工業領域率先供给FPGA與mask-programmed devices開發的統1工作流程。



Altera Quartus II 作為1種可編程邏輯的設計環境, 由於其強大的設計伎俩和直

觀易用的介面,越來越受到數字系統設計者的歡迎。Altera Quartus II(三.0和更

高版本)設計軟體是業界独1供给FPGA和静止弁詡ardCopy器件統1設計流程的設

計东西。工程師独霸同樣的低價位东西對Stratix FPGA進行弁鉣褌狻M原型設計,

又大约設計HardCopy Stratix器件用於批量废品。系統設計者現在能夠用Quartus

II軟體評估HardCopy Stratix器件的违抗和弁荂A相應地進行最大吞吐量設計。



Altera 的Quartus II可編程邏輯軟體屬於第四代PLD開發平台。該平台声援1個工

作組環境下的設計恳求,此中包括声援基於Internet的協作設計。Quartus 平台與

Cadence、ExemplarLogic、MentorGraphics、Synopsys 和Synplicity等EDA供應商

的開發东西相相容。改進了軟體的LogicLock模組設計?能,增添了FastFit編譯

選項,推進了網路編輯违抗,而且降职了調試伎俩。XYZ軟體補給站.



声援MAX七000/MAX三000等乘積項器件

三.0版Quartus II設計軟體現在除了声援Altera的APEX 20KE,APEX 20KC,APEX II

,ARM的Excalibur嵌入處理器方 案,Mercury,FLEX10KE和ACEX1K以外,還声援

MAX三000A,MAX七000系列乘積項器件。MAX三000A和MAX七000設計者現在可 以独霸

QuartusII設計軟體中才有的部分強大的弁遄C



軟體體積縮小,運行速率放慢

QuartusII三.0安裝軟體為2九0M,彻底安裝為七00M,若是自定安裝,不選擇 Excalibur

嵌入處理器,則安裝所需空間為 四六0M,比QuartusII2.0版本減少1半以上的空間要

求,卻能声援ALTERA局部晶片的開發。 同時軟體的裝載,編譯,仿真速率比1.1版

本大 大放慢。



LogicLock設計流程把违抗降职15%

Quartus II V三.0設計軟體通過增強層次LogicLock模組級設計法子,將违抗平匀改

善15%。 LogicLock設計流程把整個模組的安置交由 設計者牵制,若是必要的話,

大约採用輔助平面佈置。LogicLock 設計流程運行設計者單獨地優化和鎖定每個模

組的违抗,在大 型SOPC設計的構建過程中也坚持整個系統的违抗。三.0版 Quartus

II設計軟體把新的LogicLock設計流程算法整合到未來的Altera器 件中,該算法充

分把持了模組級設計的優勢。



採用快速適配選項縮短編譯時間

Quartus II 三.0增加了1個新的快速適配編譯選項,選擇中這個選項,將會比缺省

設置要縮短50%的編譯時間。快速適配弁鄎O留了 最佳违抗的設置,放慢了編譯過

程。這樣佈局適配算法反覆的次數更少,編譯速率更快,對設計违抗的影響最小。



新的弁鉥謅p了系統級驗證

三.0 版Quartus II設計軟體引入了新的弁遄A放慢驗證過程,這个别是SOPC設計流

程中最漫長的階段。在着末的編譯時間中,新的 SignalProbe技術允野峇嶆b生活

設計着末布線,時限和設計文件的同時把內部節點引到未用的管腳進行阐发。

SignalProbe技術完 成了現有SignalTap嵌入邏輯阐发的弁遄C 而且,設計者能夠

独霸新版本中供给的HDL測試範本快速地開發HDL仿真向量。三.0版 Quartus II設計

軟體也大约自動地從QuartusII仿真器波形文件中創建残缺的HDL測試平台。三.0 版

Quartus II設計軟體也声援高速I/O設計,生成專用I/O緩衝資訊規範(IBIS)模型

導入到经常使用的EDA信號集成东西中。IBIS 模型 根據設計中每個管腳的I/O標準設置

來定制,簡化第三方东西的阐发。

ALTERA.QUARTUS.II.V三.0-RORiSO






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作者: qzsuhbax
  (2011-07-08 08:05)
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