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Aldec Active HDL V6.3.1460 整合電路硬體設計 英文版

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Aldec Active HDL V6.3.1460 整合電路硬體設計 英文






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Aldec Active HDL V6.3.1460 整合電路硬體設計 英文版

FOR Windows NT(SP6)/2000(SP3)/XP(SP1) (以官方網站為準)

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破解說明: 請詳閱光碟底下中文說明.exe 或 install.en.txt 英文原文安裝說明
保護種類: 授權檔與檔案破解器
軟體類型: 高速整合電路硬體描述語言
官方網站: http://www.aldec.com/ActiveHDL
中文網站: http://www.terasoft.com.tw/products/aldec/aldec_sol.asp#hdl
軟體簡介: (以官方網站為準)

產品功能與介紹

計畫管理
多設計工作環境:提供使用者於同一 Active-HDL 環境下,開啟多個設計,所有模
組均可分別設計,然後整合成一個頂層設計。

連結 Celoxcia DK 設計模組之介面:提供快速連接功能鍵連結 Celoxcia DK 設計
模組,Active-HDL 可在單一作業環境下,同時支援 HDL 與 C 的合成作業。

整合不同 FPGA 設計工具於單一管理系統:此 Tcl 架構設計流程管理系統,允許
使用者於單一作業環境下,選擇任何的合成與執行工具之組合,其他公司之設計工
具均可再此系統下執行,並適用於多設計下,而與代工廠商無關。

支援C、C++、與Handel-C:C語言可藉此系統與HDL或EDIF模組連結,從設計輸入至
執行階段皆可支援各種設計語言。

伺服器環境資源最佳化:有效應用伺服器環境中之其他位置增加合成與執行工具,
藉由自動化的排定系統,模擬、合成、執行工作可被指派到遠端的機器上,而不佔
用到設計者本身的機器資源。

設計輸入
支援HTML格式輸出:使用者可經由HTML格式檢視設計,圖形物件亦可檢視,此功能
提供單一之型式與結構,使 HTML 輸出與 Active-HDL 之介面相同。

編譯順序:允許設計者排定設計與相連之資料檔的編譯順序。

區塊圖表編輯器:設定目標輸出模式為VHDL、Verilog、或EDIF。

設計重複使用:可將Viewlogic、Xilinx基礎系列、Active-CAD草圖、或元件庫輸
入至區塊圖表編輯器。

改善操作平台:加強雙向溝通能力,允許設計者於顯示訊息時同時輸入指令。

HDL編輯器:以不同色彩標記關鍵字與指令,以不同色彩標記並報告錯誤訊息,
ToolTips可顯示錯誤訊息,並將訊號值直接顯示於編輯器上。

程式碼圖形化:可將VHDL、Verilog、或EDIF程式碼,自動產生圖形式區塊圖表,
此轉換器亦可將HDL程式碼轉換置入狀態流程圖表,並顯示於狀態流程編譯器之視
窗中。

狀態流程編譯器:自動產生 VHDL 或 Verilog 程式碼之狀態圖表。

自動產生測試訊號模組:全自動化產生各種之測試訊號模組。

程式語言輔助:可使用 VHDL 或 Verilog 程式語言、合成與模擬模板。



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作者: npznpwv
  (2010-09-03 13:02)
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